Du wolltest schon immer in die Welt der FPGAs eintauchen, wurdest aber von den zig Gigabytes an proprietären IDEs eingeschüchtert? Oder du wusstest bis jetzt einfach nicht, wo du am besten anfangen sollst? Dieser Vortrag zeigt dir, wie du von deinen Design Files zum Bitstream gelangst - und das allein mit Open Source Tools.
Dieser Vortrag richtet sich an Anfänger, die mit der FPGA-Entwicklung beginnen möchten, aber auch an Fortgeschrittene, die daran interessiert sind mit Open Source Tools zu arbeiten (Yosys, nextpnr und co).
In diesem Vortrag werden mehrere Punkte behandelt:
* Was ist ein FPGA? (interne Struktur, Anwendung)
* Was ist eine HDL? Erklärt anhand einem einfachen Beispiel. (SystemVerilog)
* Simulation des Designs und Analyse der Waveforms.
* Wie kommen wir von unseren Design Files zum Bitstream?
- Synthese
- Constraints
- Place and Route
* Wie bekommt man den Bitstream in den FPGA?
Abschließend gebe ich einige Tipps, um den Einstieg in die FPGA-Entwicklung so einfach wie möglich zu gestalten.